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对于新一代半导体竞争的核心——封装(Packaging)技术, SK海力士做了哪些准备?

By 2021年06月10日 6月 18th, 2021 No Comments

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随着第四次工业革命的开启以及人工智能(AI)、5G、无人驾驶等高科技的普及,对高性能、超小型半导体的需求呈现爆发式增长。由此,作为可以展现半导体的最佳性能、创造高附加值的解决方案,“封装(Packaging)”技术也成了万众瞩目的焦点。

为确保未来竞争力,SK海力士采取了主动的投资战略和持续的技术研发,以聚焦封装领域。这次,Newsroom会见了SK海力士PKG开发部门的梁胜宅、 文起一、朴津佑和孙晧荣等项目负责人(Project Leader,简称PL),了解了SK海力士传统封装——硅穿孔(Through Silicon Via,简称TSV)、扇出型晶圆级封装(Fan Out-Wafer Level Package,简称FO-WLP)等封装技术的现状与未来。

封装技术——提高存储器产品价值,是提升未来竞争力的核心

经过晶圆上形成电路的前工序,半导体芯片将进入封装与测试的后工序。虽然芯片上集成了许多精密的电路,但芯片本身不能充当半导体的作用。封装工艺其实就是将芯片与外部进行电路连接,让芯片能够正常运作,并保护芯片免受外部环境的影响。另外,控制热量的产生、确保半导体有效的散热也是封装工艺的作用之一。

半导体技术的进步在给半导体产品带来更高的效率和功能性的同时,也带来了严重的散热问题。因此,半导体封装的散热变得愈发重要。此外,芯片速度再快,考虑到从芯片到系统的电路连接是在封装过程中形成的,为响应这一芯片速度,封装的执行速度也要加快。可见,在高密度、高速度、低功耗、小型化和高可靠性的半导体市场,掌握领先的封装技术是至关重要的。

梁胜宅PL

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“为了高性能设备的正常运作,封装技术是至关重要的。例如,要想同时发送和接收大量数据,就要形成许多与外界相连的电路,这正是封装工艺的作用。封装技术可将多个芯片堆叠起来,把容量扩大到传统芯片的4倍、16倍甚至更多,还可将各种类型的芯片组合起来,形成一个系统。也就是说,封装技术可以大幅提高产品的附加值。如今如果没有封装技术的进步做支撑,单凭芯片技术是无法占据未来市场的主导权的。”

SK海力士的封装技术是如何发展起来的?

综上所述,半导体封装起到的作用有机械保护、电路连接、机械连接和散热等。具体而言,在封装过程中,用环氧树脂模塑料(Epoxy Molding Compound,简称EMC)1之类的封装材料包裹住半导体芯片,防止半导体受到外部的机械或化学影响;并将芯片与系统进行电路和物理性的连接,向芯片供应电源、为执行所需功能确保信号的输入和输出、同时驱散半导体操作过程中产生的热量。

半导体的封装方法大致可分为两种:一种是传统的封装方法,即先从晶圆上分离出单个芯片后再进行封装的方法;另一种是晶圆级封装(Wafer-Level Package,简称WLP)方法,即在晶圆级上进行部分或全部封装工艺,然后再切割成单件的方法。

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一直以来,SK海力士不断在封装领域进行研发,制造了不少创新性产品。早在1986年,SK海力士便开启对DRAM的研发及生产。当时公司采用了引线框架2(lead frame)技术,即用金属线连接芯片和焊盘的方法。然而,没过多久,设备性能的改善使引线框架结构的限制性暴露无遗。由此,公司开始采用以印有细图案基板为基础的细间距球栅阵列(Fine-Pitch Ball Grid Array, 简称FBGA)3等其它结构。FBGA作为一种传统的封装,因其可以在一个封装中堆叠许多芯片,被大量应用于高密度NAND或移动DRAM产品中。

此后,为了满足存储器产品对高性能规格的要求,SK 海力士在发展现有传统封装方法的同时,也开始引入了WLP等新的封装方法,形成了封装技术发展的双重路径。尤其,WLP特别适合于执行高性能产品,它通过超高技术可打造与芯片同等大小的封装尺寸,从而实现了半导体成品的最小化。不仅如此,免去基板或电线之类额外材料的WLP还具有节省成本的优点。

自2007年开始,SK海力士推出了倒片封装(flip-chip)4方法,即在要求高性能的图形DRAM上对传统封装和WLP进行结合,并在主存储器上采用了重新分配层(Redistribution Layer,简称RDL)5工艺。从2007年至2010年,SK海力士在全球首次推出了一系列采用晶圆级晶片尺寸封装(WLCSP)6的存储器模块。得益于此,公司还推出了采用三维堆叠(3-Dimensional Stack,简称3DS)7技术的128GB的DRAM模块。

近年来,WLP工艺主要用于需要满足高密度、高性能的高带宽存储器(High Bandwidth Memory,简称HBM)和比现有产品有着更大容量需求的计算机动态随机存取存储器 (DRAM)。

2013年,SK海力士在全球首次成功研发并量产了采用TSV结构的HBM,并相继成功量产了为高密度产品研发的3DS产品。2019年,公司仅用了10个月的时间就成功研发了HBM2E并实现量产,确保了其在HBM市场上压倒性的优势,且一直保持至今。

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新一代封装技术,SK海力士的增长动力

随着对高性能、超小型半导体需求的增加,封装技术正成为提高新一代半导体性能和生产效率的核心技术。因此,SK海力士也在积极研发创新相关技术,试图通过传统封装、TSV和FO-WLP等封装领域竞争力的增强来实现存储器解决方案的增值。

▶ 以材料、工艺、设备等的整体解决方案打造的“传统封装(Conventional Package)”

为实现高密度的单个封装,尽可能多地堆叠薄的芯片是关键(芯片厚度越薄越好)。这就需要有高水平的元素技术做支撑。文起一PL通过“芯片堆叠计数(Chip Stack Count)”指标说明了SK海力士在相关领域的技术水平。

文起一PL

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“在业界,SK海力士的封装技术是属于最高水平的。在移动DRAM上,我们通过在一个封装中集成16个8Gb的存储器实现了16GB的容量。同时,在其封装内堆叠16层的NAND产品也进入了量产 。此外,SK海力士也成为了业界首家尝试寻找元素技术把封装内堆叠32层工艺运用到量产产品里的公司。

在传统封装市场日趋激烈的小型化和堆叠技术竞争中,SK海力士有着哪些独特的竞争力?目前,SK海力士正为最大限度地提高各存储器产品所需的功能特性,尝试各种解决方案。

在计算和显存中,除了速度快,功率控制也同等重要。为此,SK海力士正试图通过采用更好的散热方案,更轻松地控制功率。在材料和结构方面,公司正在研发包括散热EMC和外露模具封装(Exposed Mold Package)在内的各种解决方案;在移动存储器方面,速度可以说是决定其竞争力的核心,因此,公司通过发展引线键合技术来解决信号迟延问题并减少容量。

在NAND产品中,控制器与DRAM结合的合成解决方案是决定产品竞争力的核心,因此,为了确保能及时向顾客提供各种解决方案,SK海力士正提前布局元素技术的研发,以应对不时之需。

随着电子产品性能的提高,对半导体的要求也在水涨船高。SK海力士将如何克服未来的瓶颈? 文起一PL表示:“每时每刻我们都在面临着瓶颈,现在也不例外,我们面前又是一个瓶颈。然而,每一次我们都攻克了这些瓶颈,这次也不例外。”

比如,就在几年前,为堆叠8个DRAM,将芯片厚度降低到50㎛以下几乎被认为是不可能的。不过,现在这种技术已经非常普遍了。文起一PL说道:“我们当时之所以能够走出这个瓶颈,是因为设备、工艺和材料都在持续发展,直到可以处理薄的小芯片(Thin die)。对于未来可能出现的瓶颈,我们也将通过促进封装技术的材料、工艺和设备等不同领域的亲密合作来战胜它,并为寻求一个全面的解决方案全力以赴。”

▶ 实现高性能高密度存储器的“TSV”

要想成为超高速存储器HBM市场的赢家,就要超越顾客的需求水平,从而拉大与竞争对手的技术差距。为了实现这一目标,PKG开发部门在全球首次研发了一种被称为批量回流模压底部填充(Mass Reflow Molded Underfill, 简称MR-MUF)8的我司专有的技术,并将其应用到了HBM产品上。得益于此,我司在散热性能方面与竞争公司相比改善了10℃以上。

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而且,TSV技术是可以颠覆式提高“世界上最快的DRAM”——HBM2E处理速度的核心技术。SK海力士利用TSV技术将8个16Gb的DRAM垂直相连,从而实现了16GB的容量,这与上一代产品相比容量增加了两倍以上。TSV作为目前公司重点研究的WLP技术之一。同时,在这一技术上,SK海力士确保了业界最高水平的竞争力。

朴津佑PL

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“SK海力士不仅可以稳定处理薄晶圆(Thin Wafer),且拥有堆叠薄芯片所需的元素技术。我们研发出了先进的批量回流焊(Advanced Mass Reflow)方法,如今,30㎛的多层厚芯片也可进行堆叠。此外,公司还有一个竞争力,得益于HBM2E的成功研发经验,我们拥有了‘务必攻克不可避免难关’的组织能力,而不是‘只做我们能做的事情’。在困难面前,也能团结一致、一同寻求解决方案,共同合作,这就是属于我们的差别化竞争力。”

除HBM2E外,3DS产品也是TSV技术创新的典范之一。由于对多层堆叠和小型化的需求,此前在倒片封装法中常用的批量回流焊(Mass Reflow,简称MR)9工艺已被转换成热压缩(Thermal Compression,简称TC)10工艺,但TC也已达到了其生产效率的极限。为克服这一难关,SK海力士在全球首次将MR方法应用于3DS中,实现了稳定的生产和品质管理。预计在不久的将来这款产品将更加受到消费者的青睐,因为DDR5的高密度市场将完全转换为3DS。

SK海力士今年的目标是增加TSV产品线并确保盈利。为实现这一目标,公司上下都在团结一心、竭尽所能。

朴津佑PL表示,“TSV技术的关键在于快速且低成本(cost-effectively)的堆叠稳定的结构。目前,TSV技术仅适用于HBM和3DS产品中,但需要高处理速度的移动和NAND产品中,也可以延申并应用这一技术。为此,我们正在与其他部门合作,竭力确保成本竞争力。”

▶ 新一代封装技术——“FO-WLP”,

除主打封装技术外,SK海力士正在关注“扇出型晶圆级封装(Fan Out-Wafer Level Package, 简称FO-WLP)”,将其视为促使未来利润产生的新的增长动力和技术。

晶圆级晶片尺寸封装(WLCSP)可分为扇入型晶圆级封装(Fan In-Wafer Level Package, 简称FI-WLP)和扇出型晶圆级封装(FO-WLP)。这两种技术都采用了将锡球(I/O端子)直接连接到芯片上的封装方法,而无需基板等媒体。这种方法的优点是,由于布线长度的缩减,电路性能得到了改善,且通过减小封装厚度可以堆叠更多的芯片

这里所说的“扇(Fan)”是指芯片的大小。芯片大小与封装大小相同,且封装用锡球在芯片大小内的,我们称之为“扇入(Fan In)”;封装尺寸大于芯片尺寸且部分锡球在芯片之外的,我们称之为“扇出(Fan Out)”。

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FI-WLP的一大特点是芯片大小即为封装的大小。但FI-WLP的一大缺点是,如果研发出新的芯片,即便芯片功能相同,因为封装大小会发生变化,所以要重新建立封装基础设施。此外,如果封装锡球的陈列尺寸大于芯片尺寸,则无法进行封装。此外,由于封装后才切割晶圆,所以不良芯片也会被封装,降低了生产效率。相反,因为在加工之前就进行了切割处理,FO-WLP不会封装不良芯片。而且,由于FO-WLP可以调节封装尺寸,所以,使用现有的封装测试基础设施,按照需要陈列锡球会变得很容易。FO-WLP的最大优势在于可以与异结构芯片进行水平连接,因此不同的芯片也可以堆叠在一个封装中。

孙晧荣PL

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“FO-WLP主要用于封装至少两个异结构的设备,比如把不同的系统封装到一个小芯片上(System on a Chip,简称SoC),或将SoC和存储器芯片封装在一起等。FO-WLP被认为是可以满足高性能产品需求的新一代封装技术。因此,很多晶圆代工企业纷纷加入到后端工艺技术的研发中,试图通过高科技和稳健的商业模式来拓展市场。为了公司的中长期发展,SK海力士也加大了对FO-WLP技术基础设施的投资。此外,SK海力士还逐步发展元素技术,将其应用到产品当中。同时为了能将FO-WLP技术应用到每一个存储器的应用程序当中,公司正在扎扎实实地做着准备。”

目前,SK海力士正考将FO-WLP技术应用到存储器产品当中的方案。一方面,该案可以通过堆叠多个相同芯片来取代基板,从而大幅改善封装大小和设备性能;另一方面,有利于打造可以大幅改善现有DRAM性能限制的封装结构。这不仅可以加快存储器和SoC等异结构设备直接封装技术的研发速度,还将进一步促进半导体生态环境的积极参与。

孙PL强调说对存储器系统的深入理解是至关重要的。他说,尤其是对当前存储器设备的局限性,要通过与相关部门的密切合作来找到解决方案,以克服这些瓶颈。

他还向我们表明了自己的决心:以新一代封装技术为支撑,引领半导体市场进入新的发展轨道。

孙PL表示:“八年前,SK海力士在全球首次成功研发了HBM产品,在反复的试错过程中我们不断发展技术,直到最近这一技术才开始具有竞争力,并做出财政贡献。从这些事实你可以发现,把新技术应用到市场上并实现创收需要一个漫长的过程。换言之,如果我们不从现在开始布局未来,我们就无法在瞬息万变的半导体竞争中存活下来。”

最后,他对SK海力士的未来满怀信心地说:“只要我们一步一个脚印地精心布局新技术,不给自己设定界限,相信我们终将以具有竞争力的技术领航市场的发展。除PKG开发部门外,许多相关部门的成员们都在相辅相成、同舟共济,所以说SK海力士的未来可期啊!”

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PKG开发部门正是凭借技术和成功经验的日积月累,克服了种种瓶颈,朝着下一个目标一步步迈进。四位引领PKG开发部的负责人肩负着加强SK海力士未来竞争力的重要使命,向公司的利益相关人传递了自己的雄心壮志:

“在眼下的市场环境中,单凭设备开发我们无法生存下来。通过设备和封装领域的合作,及时研发出能满足客户需求的产品,这才是我们未来发展的方向。而且,即使是同一种产品,为确保与竞争对手相比具有差别化的优势,我们也要不断研究策略。在这一点上,我们相信封装技术将起到核心作用。从技术研发,成本优化,到客户服务,众多SK海力士的成员们此时此刻都在努力工作,以确保SK海力士的领先地位。敬请关注我们SK海力士的未来!”

 

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1环氧树脂模塑料(EMC):热固性塑料,具有优异的机械、电绝缘和耐温特性,是一种分子量相对较低的树脂。能够在固化剂或催化剂的作用下进行三维固化。
2引线框架(Lead frame):引线是指从电子线路或电子元件的端子中引出的线,用于将电子元件连接到电路板上。引线框架是指组装半导体芯片时使用的内/外引线的成形的金属板,它作为连接从晶圆上切下的芯片的薄金属板,已形成了用于封装的引线。
3细间距球栅阵列(Fine-Pitch Ball Grid Array,fBGA):是一种基板型封装,由在封装和PCB之间充当电连接和机械连接作用的引脚形成的球形的锡球构成封装被称为球栅阵列(BGA)。在BGA中,在锡球间距小的封装上加上引脚(Fin)称之为FBGA。
4倒片(Flip Chip)封装:在晶片的焊盘上形成凸点,将凸点翻转,然后与基板键合的连接技术;与引线键合(引线键合是一种利用热和超声波将芯片顶部和基板,或引线框架与导线用电线连接的技术)相比,它可以减少安装面积和高度,从而改善电路性能。
5重新分配层(RDL):使用晶圆级封装方法形成金属布线层并将现有芯片焊盘的位置改变到所需位置的技术总称。
6晶圆级晶片尺寸封装(WLCSP):传统封装是在晶圆级FAB工艺结束后,将晶圆切割成芯片后予以封装的方法。与传统的封装技术不同,晶圆级封装是在晶圆级工艺阶段进行封装、生产出单件产品,而不是在芯片级工艺进行封装。
7三维堆叠(3DS):从广义上是指至少垂直堆叠两个IC芯片的封装方法。更具体地说,3DS是指在堆叠的DRAM芯片内部通过硅穿孔(TSV)进行电路连接的封装。将3DS存储器制作成BGA封装,再安装到PCB上,制作成存储器模块产品。
8批量回流模制底部填充(MR-MUF):是一种模制复合工艺,即在倒片封装工艺中进行模制的同时填充间隙(gap filling)。
9批量回流焊(Mass reflow,MR):将多个设备按陈列安装到基板上,然后在烤箱等中一起加热,以熔化焊料,使之结合在一起。因为是一次性完成的,所以在这个术语中使用了“批量(mass)”这一词。
10热压(Thermal compression,TC):是通过在倒装芯片绑定的连接处施加热量和压力进行键合的方法。

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