[Rulebreakers’ Revolutions] 创新设计方案带领HBM3E攀登新高峰

 

“设计不仅关乎外观和感觉，设计更是与工作原理密切相关。”苹果联合创始人史蒂夫·乔布斯（Steve Jobs）曾这样强调设计在产品功能中的重要性。这一观点在半导体行业中尤为适用，因为在这一领域，设计不仅涉及确定芯片的架构、用途和电路布局，还直接关系到最终实现芯片性能的流畅性。

芯片设计方案在克服挑战方面也发挥着关键作用。在开发HBM3E¹时，面对微细化和数据传输的限制，SK海力士引入了一项开创性的6相RDQS（Read-data-strobe）设计方案。这一全球首创的应用，使HBM3E在保持相同封装尺寸的情况下，性能相较上一代产品有了巨大提升。

¹HBM3E：最新款第五代高带宽存储器（HBM）产品。HBM是一种高附加值、高性能存储器，通过硅通孔技术（TSV）垂直互联多个DRAM芯片，可大幅提升数据处理速度。

本系列第三篇文章将介绍SK海力士是如何实现从之前4相RDQS到6相RDQS方案的突破性飞跃，并使公司能够开发出全球性能最佳、容量更大、可靠性更高的HBM3E。

突破HBM3E微细化和数据传输瓶颈

开发任何一款半导体产品时，都会面临不同的挑战，HBM解决方案也不例外，在其开发和制造过程中也遇到过一系列具体问题。例如，HBM产品在芯片堆叠时采用的硅通孔（TSV）技术，导致其在量产时遇到了困难。在开发HBM3E的过程中，SK海力士试图在提升容量的同时，实现与前一代HBM3保持相同封装尺寸的目标，但TSV技术为此带来了不少挑战。

TSV技术最初在2013年被应用于SK海力士第一代HBM中，该技术是通过在DRAM芯片上钻制微小孔洞，以垂直连接穿透芯片上下层孔洞的电极。由于这些孔洞的存在，TSV信号在外围电路（Peripheral Circuit）²中占据了大量空间。这些电路通常占据存储器产品总面积的20%-30%，而大量TSV信号的存在无疑对HBM产品的微细化过程造成一定影响，因此，公司不得不对TSV区域进行优化。

在开发过程中，SK海力士始终致力于提升HBM3E的数据传输特性，以确保其满足AI时代下的更高要求。为了实现这一目标，公司专注于优化读取数据时的CAS至CAS延迟（tCCDR）操作——即存储器从不同内存列（Rank）³单元中连续读取数据所需的最小时间延迟。值得一提的是，SK海力士确保了tCCDR余量的提高，该余量允许时序存在一定的偏差，以确保数据能够准确传输，最终提高系统的可靠性。

²外围电路（Peripheral Circuit）：一种负责选择和控制数据存储单元的逻辑电路。
³内存列（Rank）：一组从DRAM模块发送至CPU的基本数据传输单元。一个内存列通常指向CPU传输的一组64字节(Byte)的数据。

对于HBM3E而言，当时的挑战是在其高速运行时，越来越难以确保可靠数据传输所需的最小余量。这意味着在高速读取跨内存列数据时，可能会产生冲突，从而导致数据读取失败并降低运行的可靠性。

SK海力士致力于缩小外围电路尺寸，并提升tCCDR余量，将注意力转向开发一种开创性的全新设计方案，为下一代HBM3E的问世铺平道路。

全新设计：借助全球首个6相RDQS方案实现跨越式发展

通过引入6相RDQS方案，SK海力士突破了HBM3E在微细化和数据传输方面的局限性

 

尽管SK海力士在HBM3E的开发中引入了多项全新设计方案，并增加了不同功能，但全球首次应用的6相RDQS方案无疑是最为引人注目的亮点。在上一代产品HBM3中，SK海力士采用了4相RDQS方案。为进一步推动技术进步，在开发HBM3E时，公司抓住了再次突破技术瓶颈的机会，进而最终成功提升了HBM3E的内存容量，同时也提高了其可靠性。

在深入了解6相RDQS方案的技术先进性之前，明智的做法是明确该方案在HBM中的作用。RDQS方案是一种电路，旨在生成确保数据从包含存储单元的HBM DRAM裸片（Core Die）传输至包含外围电路的基础裸片（Base Die）所需的RDQS信号。总体而言，RDQS方案致力于最大限度地减少不同内存列间的数据偏移⁴，以避免可能出现的读取失败。

⁴数据偏移：在处理大量的数据时，数据在不同分区内的分布不均。由于某些分区需要处理的数据量比其他分区多，这也会使数据处理时间增长。

示意图显示了4相RDQS和6相RDQS方案之间的结构差异（上图），和两种方案的tCCDR余量对比（下图）

 

那么，6相RDQS方案的引入是如何有效减小外围电路尺寸的呢？在4相RDQS方案中，需要多组FDQS（FIFO⁵-out Data Strobes）和RDQS TSV，这不可避免地会增加外围电路的面积。而6相RDQS方案的引入，可以通过将FDQS和RDQS TSV的数量减半，达到减小外围电路面积的目标。TSV信号数量的减少意味着各内存列间往返传输的信号数量也随之降低，这样一来，外围电路的高度自然得以降低。

⁵FIFO：一种按照接收顺序存储元素的数据结构，它基于先进先出的原则开放对这些元素的访问。

此外，6相RDQS方案有效提升了HBM3E在高速运行期间的tCCDR余量。在6相RDQS方案中，信号之间留有足够的空间，这为跨内存列的数据传输及tCCDR运行提供了更大余量。通过确保余量的增加，系统对时序偏差的容忍度得以提高，从而降低了读取失败的可能性，并增强了系统的可靠性。

小封装大能量：6相RDQS方案解锁HBM3E

6相RDQS方案的应用使HBM3E在保持与HBM3相同封装尺寸的同时，提供了更高的密度

 

6相RDQS方案的应用，显著提升了HBM3E的关键特性。首先，该方案成功将基础裸片中外围电路的高度降低了31%。更为重要的是，外围电路高度的降低，有助于确保HBM3E在保持与HBM3相同封装尺寸的前提下，将容量从16Gb提升至24Gb。

另外， tCCDR余量的增加有效地稳定了数据传输特性，使HBM3E在数据处理速度上相较于上一代产品有了显著提升。8层HBM3每秒最多可处理819GB的数据，而8层HBM3E则达到了业界领先的每秒1.18TB（太字节）。这种快速的处理速度与超大容量相结合，确保经过优化的HBM3E能够更好地满足当前AI应用的需求。

打破常规者专访：HBM设计部门，丘泳埈TL

为了深入了解有关6相RDQS方案应用于HBM3E的突破性方法，本文采访了HBM设计部门的丘泳埈TL。丘泳埈TL介绍了新设计方案的重要意义，并详细阐述了在实际应用过程中所面临的一些挑战。