随着近来人工智能（Artificial Intelligence, 简称 AI）、机器学习、高性能计算、图形和网络应用的快速发展和广泛扩展，对于高性能存储器需求的也日益增长。然而，传统的DRAM主存储器已经不足以满足此类系统要求。另一方面，数据中心服务器应用也对容量提出了更高的要求。传统上，通过增加每个插槽的存储通道数量并采用更高密度的DRAM双列直插式内存模块（Dual-Inline-Memory-Modules, 简称 DIMM）来扩展内存子系统的容量。然而，对于一些应用程序（例如内存数据库）来说，即便使用最先进的16Gb DDR4 DRAM，也无法满足它们对系统存储容量的需求。
硅通孔 （Through Silicon Via, 简称 TSV）已经成为一种实现存储设备容量和带宽扩展的有效基础技术。这是一种在整个硅晶圆厚度上打孔的技术，从而在芯片正面和背面之间形成数千个垂直互连，反之亦然。在早期，TSV技术仅被视为一种用于取代引线键合技术的封装技术。 但是，在早期 ，这种技术已经成为一种提升DRAM性能和密度的重要手段。如今，DRAM行业中有两个主要案例，已经成功生产了TSV，克服容量和带宽扩展方面的限制。它们分别是3D-TSV DRAM和高带宽存储器（High Bandwidth Memory, 简称 HBM）。
除具有线焊管芯堆叠的传统双芯片封装（Dual-Die-Packages, 简称 DDP）工艺之外，128GB和256GB DIMM（基于16Gb 2rank DIMMs 的 2段 和 4段 X4 DRAMs）等高密度存储器也逐渐采用3D-TSV DRAM。在3D-TSV DRAM中，2个或4个DRAMdie彼此堆叠，只有最底部的die能向外连接到存储控制器。其余管芯则通过内部提供输入/输出（I/O）负载隔离的大量TSV实现互连。与DDP结构相比，这种结构可通过I/O负载去耦来提升引脚速率，并通过消除堆叠芯片上不必要的重复电路组件来降低功耗。
另一方面，HBM主要用于弥补片上系统（System on Chip, 简称 SoC）高带宽需求与主存储器最大带宽供应能力之间的带宽缺口。例如，在AI应用中，每个SoC的带宽需求（尤其是在培训应用中）可能都会超过几TB/s，但常规主存储器无法满足这个要求。具有3200Mbps DDR4 DIMM的单个主存储器通道只能提供25.6GB/s的带宽。即使是具有8个存储器通道的最先进的CPU平台，其速度也只能达到204.8GB/s。另一方面，围绕单个SoC的4个HBM2堆叠可提供大于1TB/s的带宽，因而能够消除它们的带宽差距。根据不同的应用程序，HBM既可以单独用作缓存，也可以用作两层存储中的第一层。
HBM是一种封装存储器，可通过同一封装内的硅中介层与SoC集成在一起。通过这种方法，便可以克服传统片外封装存在的数据I/O封装引脚限制的最大数量。其中4段或8段高堆栈8Gbdie和1024数据引脚(pin)组成，每个引脚的运行速度为1.6~2.4Gbps。已经部署在实际产品中。因此，每个HBM堆栈的密度可达到4或8GB，而带宽则可达到204〜307GB/s。
SK海力士一直致力于在HBM和高密度3D-TSV DRAM产品方面保持行业领先地位。最近，SK hynix宣布成功开发了HBM2E器件，这是HBM2的扩展版本，其密度高达16GB，每个堆栈的带宽为460GB/s。通过将DRAMdie密度增加到16Gb，并在1.2V电源电压下，在1024个数据IO上实现每引脚速度3.6Gbps的速度，使之成为可能。SK海力士也正在扩大128〜256GB 3D-TSV DIMM的阵容，以满足其客户对更高密度DIMM的需求。
TSV技术现在已经达到一定程度的成熟，能够构建具有数千个TSV的最新产品，例如HBM2E。然而，在降低TSV间距1/直径/长径比2和die厚度的同时，保持较高的组装成品良率将成为未来面临的更大挑战，也是未来设备性能和容量持续提升的关键所在。这样的改进将允许减少TSV负载，减少TSV相对管芯尺寸部分以及将堆叠数量扩展到12段以上，同时仍保持相同的总物理堆叠高度。通过不断创新TSV产品和技术，SK海力士将继续致力于将自己定位在存储技术领导地位的最前沿。
1两个孔之间的距离
2TSV的高度与直径之比
姜郁成撰写
Vice President / Head of DRAM Product Planning at SK海力士
