为应对存储器业务模式日益复杂、市场变化及不确定性逐渐增强等挑战，SK海力士DRAM设计部门推出“质量设计新政”，在流程、平台、数字化、数据四大方面设定规范流程和标准，以实现高质量的DRAM设计，助力加快产品开发和多元化设计。
图1. DRAM设计部门质量设计新政宣布仪式
构建一个能够实现持续提升的系统
“新政(New Deal)”源于美国第32任总统富兰克林·罗斯福就任后为克服经济大萧条而推行的一系列经济复兴和改革政策，新政的实施为美国摆脱当时的经济大萧条并成长为世界强国奠定了基础。当前ICT行业面临的不景气局面类似于当时的经济大萧条景象。存储器业务模式日益复杂、市场变化及不确定性逐渐增强，这些都要求企业加快产品开发，推出更加高效的多功能性产品。为有效响应这些需求并创新完善产品开发体系，SK海力士DRAM设计部门正大力推行“质量设计新政”。
“质量设计新政”旨在构建一个“通过产品/技术/素质/文化的变革来持续精益求精并提升竞争力的体系”，它由以下4个部分组成：
① 流程新政：通过稳定的设计任务流程来提高设计完成度。
② 平台新政：通过技术开发体系准备来创造一流技术并确保技术连续性。
③ 数字化新政：以“模拟à数字化”转变来提升开发效率和生产力。
④ 数据新政：构建以数据为基础的决策模型和AI设计环境。
图2. SK海力士的DRAM“质量设计新政”
流程新政，确保世界一流的DRAM完成度
DRAM设计流程分为“设计准备阶段”和“设计阶段”。在“设计准备阶段”，需要确定产品目标并设计具有竞争力的产品，通过产品架构审核以及清单预检的方式来实现零缺陷设计，以确保产品设计的完成度。在“设计阶段”，基于“设计准备阶段”已审核的事项，通过高效设计来确保世界一流的产品性能。因此，在整个设计过程中，必须详细且明确地界定不同阶段的任务以及每项任务的检查清单。
“流程新政”详细阐述“设计阶段”与产品性质相符合的所有事项，并明确界定“设计准备阶段”的开始和结束。为确保产品开发成功确立了“阶段-关卡流程”1），即管理产品开发全过程（从提出想法到产品面世）的研发流程，让产品做到尽善尽美。为最大限度地提高设计阶段的设计完成度和效率，流程新政分为3个阶段：
▶ 第一阶段：构建DTS（Design Task System-设计任务系统），该系统能定义设计准备阶段、设计阶段和产品测试阶段的所有任务，并决定任务的先后顺序，以便提前准备好检查项目，并做好检测周转时间（TAT）计算工作。根据事前作业和项目性质，提供3种设计模型，保证设计准备阶段完成后能够顺利地进入设计阶段。
▶ 第二阶段：确定第一阶段中界定的检查项目和检查方法，继续改进检测周转时间。通过自动化和数字化方式快速检查各项完成度指标，以最大限度地提高系统效率。
▶ 第三阶段：在充分利用已有设计任务系统的同时建立起良性循环体系，以推动设计任务体系取得进展。在各个设计阶段，确保各步骤任务都达到一定程度的完成度，合理分配工作，并将积累的知识纳入综合测试模型（单一源向量系统）进行验证，由此持续确保设计完成度。
“流程新政”定义并管理设计过程中涉及的所有任务。通过明确拆分设计前工作和设计本质工作，利用设计本质工作和规定的验证时间，确保在各阶段迅速制定合理的决策标准，通过最佳的人力和时间配置达成最高的设计完成度。
图3.“流程新政”
平台新政，打造世界一流的DRAM技术
目前，DRAM技术开发存在两个方面的局限：
1) 因缺乏连续性的技术体系，技术的选择完全依赖于工程师的能力和判断。
2) 对所需技术的事前检验不足，导致未经验证的技术投入使用。
以上局限是开发全球顶级产品面临的风险因素，鉴于此，打造体系化技术平台的需求迫在眉睫。
“平台新政”可通过与所需技术路线图的联动来提前检验技术，开发完整的技术，并以此为基础构建产品开发所需的封装（技术包）形态框架和体系。此举可构建一个工作方式框架（系统）平台，开发符合时代需求的产品，其由三个细分平台构成。
▶ 微细平台：准备一系列技术（bank packing），以确保作为DRAM流程技术开发主要因素的感测容限/数据保存性能。
▶ 成本平台：一个具备世界顶尖成本优势的技术平台，可最大限度地提升各世代流程技术的位元增长率2)，并保证净裸片3)的竞争力。主要技术包括完善版图设计规则，采用创新设计方法来最大限度地减小线路面积，并优化冗余的方法来提升良率。
▶ 性能平台：根据SK海力士产品路线图所需的线路技术，该平台旨在保障开发的技术能够满足低功耗、高速率的特性。通过确保高性能晶体管的特性，以及运用基于功率管理、高速输入/输出接口等技术的测试工具，来验证世界最佳的工艺技术。
相比平台各自产生的效益，将三个平台融为一体能够最大限度地提升效能，并提高终极产品的竞争力。为此，SK海力士DRAM设计部门创建了线路/流程技术，可以通过细微化平台来开发新流程技术，在此过程上，收益平台和性能平台承担着提高产品竞争力的作用；通过构建各产品所需技术的路线图，来发掘未来所需的技术，并运用测试工具对发现的技术进行提前验证。通过构建平台技术和和工作方法框架，并根据不断变化的目标及时调整技术构成，实现开发出具有竞争优势的产品。基于此，SK海力士DRAM设计部门构建起连续性的技术开发环境，而非一次性的需求响应。
图4.“平台新政”
数字化新政，实现世界一流DRAM的设计效率
DRAM设计一直以来都采用定制化设计方法，通过最大限度地缩小线路面积来优先增加净裸片的数量。但随着产品系列的多样化，以及产品容量和性能的提升，开发效率低下的问题日益突出。为此，具有标准化、规格化、自动化优势的设计数字化需求正在不断增长。
“数字化新政”目的是通过搭建数字化基础设施来促成DRAM设计的本质变化，并通过数字设计方法的运用提高开发效率。“数字化新政”分为以下三个阶段：
▶ 构建数字化基础：开发DRAM静态时序分析方法（STA），将逻辑设计中使用的静态时序分析方法应用于定制化DRAM设计，以实现即使没有各式各样复杂的测试模型，也可以在短时间内验证DRAM线路，保证其覆盖范围。此举可最终确保设计阶段的完成度。
▶ 数字化部署：基于前期构建的数字化基础，在已确定的STA环境中，开发时序驱动的自动布局布线（Auto P&R）技术。DRAM自动布局布线技术的开发可提高批量设计效率，降低设计僵化性，由此提高整体开发效率。
▶ 数字化设计：如果说“构建数字化基础”和“数字化部署”的目的是实现设计验证和设计版图的数字化，那“数字化设计”的目的就是实现线路设计的数字化。与此同时，SK海力士DRAM设计部门正在推进DRAM逻辑代工设计技术，目前正在就其在下一代HBM（High Bandwidth Memory）中的应用进行讨论，并扩大数字化设计范围。通过线路设计的验证、布局和数字化方式将可以最终改变DRAM设计构成，打造DRAM设计专用的数字化设计方法体系，并将能够从容响应客户的多样化需求和瞬息万变的市场环境，提高新产品的开发效率。
在构建好旨在改变DRAM设计构成的数字化基础设施后，通过持续扩大“数字化新政”应用领域并将其融入DRAM设计文化中，我们将能够借助数字化设计的标准化、规格化和自动化优势，持续提高开发效率。
图5.“数字化新政”
数据新政，优化世界一流的DRAM设计
SK海力士DRAM设计部门发布了“2021年高质量设计标准”，并构建了作为质量设计基础的信号信息汇聚系统（DAM）。“数据新政”提出的背景是为了促进DAM系统内累积的设计数据（线路、布局、信号信息等）的运用。“数据新政”的目的是将原本以经验为基础的工作模式转换为以数据为基础的工作模式，由此解决DRAM设计效率和优化问题。
数据新政”将逐渐扩大数据对设计优化的贡献率，并为构建以AI为基础的未来设计环境做好准备，这也是“数据新政”的终极目标。为此，我们计划出台新的高质量标准，并构建SK海力士DRAM设计AI系统（HoVIS：海力士和钢铁侠人工智能系统Jarvis的统称）。
▶ 出台新的质量规定：该规定按照“经验”和“数据”进行分类，旨在针对与“经验”类别相关的不良案例制定新的质量标准，并形成可以通过与“数据”类别相关的众多数据获得洞察的N次元多变量分析。
▶ HoVIS：按照顺序开发可预见流程任务（SPEC、电路设计、提前自动布局布线、优化、数据验证、单机验证、全芯片验证）的优化技术，同时从未来设计环境方面，努力实现世界一流的DRAM设计效率和提高解决优化问题的能力。鉴于此，数据新政先后分为三个阶段实施：
第一阶段旨在打造一个能够基于数据制定新质量规定的体系，并将设计完成度作为新质量规定的基准。第二阶段旨在基于第一阶段的设计完成度提高设计性能，最终第三阶段旨在基于第二阶段的设计性能提升优化设计并按顺序确定单一信号、双重信号以及多种信号的品质。因此，未来我们能够实现以下目标：按照新的品质规定提高设计完成度à提升设计性能à优化设计，增强DRAM设计，与SK海力士DRAM设计人工智能系统HoVIS相连接，运用以AI为基础的未来设计环境，将基于经验的工作方式转变基于数据的工作方式，同时解决效率和优化的问题。
图6. “数据新政”
为客户提供更大价值
ICT产业瞬息万变，对于打造符合新时代的架构以及制定新标准的呼声也越来越高。SK海力士DRAM设计部门推出的“质量设计新政”旨在开发具备世界一流完成度与特性的最优产品。该新政可助力开发出全球顶尖的DRAM产品。与此同时，为实现一流品质DRAM的稳定供应和形成创新的产品开发体系，以满足全球ICT生态链的需求，SK海力士在经营过程中积极践行ESG理念，为客户创造更高价值。我们坚信，SK海力士的DRAM设计部门将引领行业未来的发展，我们创建的架构和标准也将成为行业发展过程的里程碑。秉持“一定会成功”的信念，我们期待与所有合作伙伴携手，共同推进质量设计新政的实施，并共同遵循这些新规，以实现我们成为业界翘楚的目标。
1)阶段-关卡流程：管理产品开发全过程的研发流程。Stage（阶段）指研发活动执行阶段，Gate（关卡）指评估各阶段的研发活动并制定终止/继续决策。
2)该术语旨在描述存储器半导体的整体增长率，是为了防止歪曲增长率而引入的概念。存储器的容量以1 bit（1位）为换算单位来计算出货量。
3)Wafers（晶片）内实际的总裸片数。
